テラバイト超高集積化に向けた三次元薄化技術に世界で初めて成功研究成果

報道関係者各位

解禁時間（新聞）平成21年12月9日（水）朝刊
（ラジオ・テレビ・ウェブ）平成21年12月9日（水）午前2時

「テラバイト超高集積化に向けた三次元薄化技術に世界で初めて成功」

発表概要：
　東京大学大学院工学系研究科附属総合研究機構（東京都文京区弥生2-11-16、機構長 寺井隆幸 教授）は、株式会社ディスコ、大日本印刷株式会社、株式会社富士通研究所、株式会社WOWリサーチセンターなどと共同で、300mmシリコン基板（ウエハ）を7マイクロメートルまで薄化することができる技術開発に世界で初めて成功した。300mmのシリコン基板は通常厚さが700マイクロメートル以上あるが、それを1/100にすることで、量産性のメリットとともに、チップを100層積層しても従来のパッケージと比べてほとんど変わらない厚さを実現できる。例えば16ギガバイトのメモリを100層積層すれば親指サイズの1.6テラバイト（ハードディスクで換算した場合、高精細の1920フルハイビジョン録画で約500時間以上の録画が可能な容量）のメモリを可能とする（ギガは109、テラは1012）。また、配線距離の大幅な短縮で消費電力を小さくすることが可能になり、集積度当たり1/10以下の環境に優しい低消費電力大規模回路が実現できる。
　同技術を最小寸法35-nmの最先端CMOSロジックデバイスで応用した成果は米国で開催される半導体デバイス技術に関する世界最大の国際学会IEDM(International Electron Devices Meeting)で、12月8日（米国東海岸時間）に報告される。

発表内容：
　ナノテクノロジーの最先端を走る半導体では、微細化の限界から、二次元方向での集積度向上が難しくなってきている。そのため、半導体チップを三次元方向に積層化することで高速性やメモリ容量を向上させることが必要となってきた。この三次元化技術は、実用化されると従来のプロセッサやメモリにMEMSバイオチップ、MEMSセンサーなどを組み合わせることが容易になり、新市場を創出する次世代多機能チップの基盤技術として期待されている。
　これまで半導体チップの積み重ねや、ウエハにチップを載せる手法で三次元化が検討されているが、既存のウエハプロセス技術とは異なるため、生産性が著しく低く、コストが高くなる課題があった。東京大学大学院工学系研究科附属総合研究機構 大場隆之特任教授を中心に推進している産学アライアンス（通称ワウ（WOW）アライアンス（WOW Alliance = Wafer-on-Wafer Alliance）、東京大学、株式会社ディスコ、大日本印刷株式会社、株式会社富士通研究所、株式会社WOWリサーチセンターなど約20社で構成）では、すでに20マイクロメートル以下に薄化したパターンウエハをそのまま積層できる三次元化技術の実用化研究を行っており、今回7マイクロメートルまで薄くし最先端デバイスで実証したものである。WOWプロセスでは、ウエハの厚さを予め薄くし、積層した後にウエハとウエハを貫通シリコン電極（TSV = Through-Silicon-Via）によって配線するセルフアライン（自己整合）方式を用いており、量産性に大きなメリットがある。
　本研究では7マイクロメートルの厚さまで薄化しても、N型及びP型それぞれの歪Si MOSFETへの影響がないことを確認した。また、薄化によるCu配線とLow-k層間絶縁膜への影響も見られなかった。300mmウエハを用いて7マイクロメートルの厚さまで薄膜化し、評価したのは世界で初めての試みである。ウエハをより薄くするメリットは、TSVが形成しやすく、またメタル埋め込みが容易になり、大幅なスループット改善が見込まれ、三次元量産化の課題になっている製造コストを低減することができる。ウエハの状態のまま、チップを一括して三次元化できるため、これまでの量産ラインと連続した半導体工場を設計することが可能となり、半導体市場で十分なコスト競争力が得られる。
　WOWアライアンスでは、同研究成果の詳細を本年12月8日11時10分（米国東海岸時間）に米国ボルティモアで開催される半導体デバイス技術に関する世界最大の国際学会IEDM(International Electron Devices Meeting)で報告する。

発表：
国際学会IEDM(International Electron Devices Meeting)

注意事項：
国際学会IEDMの規定で、解禁日は平成21年12月9日（水）午前2時：日本時間（平成21年12月8日12時：米国東海岸時間）となります。

問い合わせ先：
東京大学大学院工学系研究科附属総合研究機構

添付資料：
300mm径シリコン基板を7マイクロメートルまで薄化した断面観察写真（左）
35nm世代最先端CMOSロジックデバイスの断面観察写真（右）